고려대–DGIST, 3차원 적층 DRAM용 상보형 게인 셀 구조 구현

유현용·권혁준 교수 공동연구팀, p-채널 실리콘과 n형 산화물 반도체 집적… 고밀도·고성능 메모리 구현 가능성 제시

고려대학교와 DGIST 공동 연구팀이 3차원 적층 메모리 반도체의 고밀도·고성능 구현을 위한 새로운 구조를 제시했다. 고려대 전기전자공학부 유현용 교수와 DGIST 전기전자컴퓨터공학과 권혁준 교수 공동 연구팀은 p-채널 실리콘과 n형 산화물 반도체를 집적한 ‘상보형 게인 셀’ 구조를 구현했다고 밝혔다. 이번 연구는 인공지능 성능을 좌우하는 메모리 반도체를 더 빠르고 작게 만들 수 있는 차세대 3차원 적층 DRAM 기술로 제시됐다.

최근 차세대 3차원 메모리 반도체 핵심 기술로 2T0C DRAM이 주목받고 있다. 2T0C는 두 개의 트랜지스터와 커패시터가 없는 구조를 뜻한다. 기존 1T1C 구조에서 큰 면적을 차지하던 커패시터를 제거해 수직 적층을 쉽게 하고, 같은 면적 안에서 집적도와 성능을 높일 수 있는 방식이다. 다만 3차원 적층 메모리는 저온 공정이 필수적이기 때문에 기존에는 n형 산화물 반도체가 주로 활용돼 왔다. n형 산화물 반도체는 데이터 유지와 전력 소모 측면에서 장점이 있지만, 읽기 속도가 느리고 층을 쌓을 때 소자 간 불필요한 간섭인 용량성 결합이 발생하는 문제가 있었다. 이로 인해 데이터를 정확히 읽어내는 능력인 센싱 마진이 낮아지는 한계가 있었다.

연구팀은 이러한 문제를 해결하기 위해 n형 산화물 반도체와 p-채널 실리콘을 결합한 상보형 게인 셀 구조를 구현했다. n형 산화물 반도체는 전력 소모를 줄이고 데이터를 오래 보관하는 데 유리하며, p-채널 실리콘은 정보를 빠르고 정확하게 읽어내는 데 강점을 가진다. 연구팀은 두 소재의 장점을 결합해 3차원 적층 DRAM에 적합한 구조를 찾았다. 이 구조를 실현하기 위해서는 공정상의 한계를 해결해야 했다. p-채널 실리콘은 일반적으로 600~1,000℃ 이상의 고온에서 만들어지지만, 이를 3차원 적층 공정에 적용하면 다른 부품이 손상될 수 있다. 연구팀은 독자 개발한 ‘패턴 기반 무종자 레이저 결정화’ 기술을 활용했다. p-채널 실리콘에만 레이저를 조사하는 방식으로 전체 공정 온도를 400℃ 이하로 유지해, 열 손상 없이 메모리 층을 수직으로 쌓아 올릴 수 있도록 했다.

연구팀이 개발한 상보형 게인 셀 구조는 기존에 문제로 지적되던 용량성 결합 현상을 전압을 증폭시키는 기제로 전환했다. 이를 통해 센싱 마진을 기존 방식보다 100배 이상 높은 10⁶ 수준까지 끌어올렸다. 이 수치는 1,024개의 셀이 연결된 대규모 환경에서도 안정적인 동작이 가능한 수준으로, 실제 메모리 시스템 적용 가능성을 보여준다.

처리 속도도 함께 개선됐다. 연구팀은 저온 공정을 통해 레이저 결정화 실리콘 소자 중 세계 최대 크기인 32.3µm의 결정립을 확보했다. 결정립이 클수록 정공 이동도가 높아져 동작 속도가 빨라지는데, 이번 상보형 게인 셀 구조는 기존 산화물 기반 소자보다 빠른 265cm²/Vs의 동작 속도를 기록했다. 시뮬레이션 결과 읽기 시간은 11.8ns로, 기존 n형 산화물 반도체 전용 셀의 90.1ns보다 약 7.6배 빨라졌으며, 1,000초 이상의 데이터 유지 시간도 확보했다.

유현용 고려대 교수는 이번에 개발된 레이저 기반 공정 기술이 3D 적층 반도체 기술의 상용화를 앞당기는 핵심 동력이 될 것이라고 밝혔다. 또한 향후 차세대 지능형 반도체, 고성능 인공지능 칩, 고용량 메모리, 초고속 통신 칩 등 고집적·고성능 반도체 개발에 필요한 기반 기술로 활용될 것으로 전망했다. 이번 연구에는 고려대 전기전자공학부 박종윤 박사과정이 제1저자로, DGIST 전기전자컴퓨터공학과 정희재 박사과정이 공동 제1저자로 참여했다. 고려대 유현용 교수는 교신저자, DGIST 권혁준 교수는 공동 교신저자로 참여했다. 연구 성과는 반도체 소자 분야 학회인 ‘2026 IEEE/JSAP symposium on VLSI technology & circuits’에서 6월 발표될 예정이다.

이번 성과는 3차원 적층 메모리에서 소재 조합과 공정 기술, 셀 구조 설계를 함께 최적화한 사례로 볼 수 있다. 특히 기존에는 문제로 여겨졌던 용량성 결합을 전압 증폭 효과로 활용했다는 점에서, 차세대 고집적 DRAM 구조 설계의 새로운 접근을 제시한 연구로 정리된다.

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